Latch SR con NOR y NAND

01 · Punto de partida

El bit más pequeño que se puede escribir y borrar

En la alarma del tema 1 el estado se actualizaba en los flancos de un reloj. Eso la hacía ciega entre flanco y flanco, como vimos en el tema 3: un pulso corto del sensor podía pasar inadvertido. El latch SR resuelve ese problema por otro camino: no tiene reloj y reacciona a sus entradas en cuanto cambian. Una orden de «poner» (Set) lleva la salida a 1 y la deja ahí; una orden de «borrar» (Reset) la lleva a 0; sin órdenes, retiene.

Es el biestable más simple y el ladrillo de los demás: los latches con habilitación del tema 6 y los flip-flops del tema 8 se construyen a partir de él. Entender bien sus reglas, y sobre todo sus restricciones, evita errores que reaparecen más adelante con otros nombres.

Partimos de las dos ecuaciones del tema anterior y las ordenamos: qué hace cada entrada, qué retiene el circuito, qué produce cada combinación.

02 · Con NOR

Entradas activas en alto

Dos puertas NOR realimentadas: la salida de cada una vuelve a una entrada de la otra. La NOR que produce Q recibe R, y la que produce ~Q recibe S:

La lectura es sencilla: las entradas son activas en alto, es decir, se dan órdenes con un 1. El reposo es el 0. La idea es la misma que la de un pulsador con pull-down: sin hacer nada, nada cambia.

03 · Con NAND

Entradas activas en bajo

Con puertas NAND el circuito es el mismo con una salvedad: ahora la NAND que produce Q recibe S, y la que produce ~Q recibe R. Una NAND con una entrada en 0 vale 1 sin importar la otra, así que las órdenes se dan con un 0. Para recordarlo se escribe una barra sobre los nombres: S̄ y R̄.

Los dos circuitos son duales: el NAND con entradas S̄ = NOT S y R̄ = NOT R se comporta como el NOR, salvo en la combinación prohibida. Es una aplicación directa de De Morgan. Elegir uno u otro suele depender de la polaridad de las señales disponibles: un pulsador que conecta a masa entrega 0 al pulsarlo, y es una orden natural para un NAND.

04 · El caso difícil

La condición prohibida

Pedir Set y Reset a la vez es una contradicción: la salida no puede ser 1 y 0 al mismo tiempo. El circuito la «resuelve» de una forma que no es una respuesta lógica: fuerza las dos salidas al mismo valor (0 en NOR, 1 en NAND). Eso rompe la relación entre Q y ~Q, que debían ser complementarias.

El problema serio no es el estado mientras la combinación está aplicada, sino lo que pasa al soltar las dos órdenes a la vez. Las dos puertas quedan libres en el mismo instante y el lazo compite consigo mismo (tema 4):

En un chip real, pequeñas diferencias de fabricación, de carga y de ruido deciden el resultado, que además cambia de un ejemplar a otro. Con retardos casi iguales, el lazo puede tardar un tiempo variable en decidirse: es una forma de metastabilidad. La conclusión de diseño: el estado posterior es impredecible, y una buena práctica es no permitir que la combinación ocurra.

Tres políticas de diseño

Las dos variantes con prioridad agregan una puerta AND con una entrada negada delante del latch, y nunca llegan a la combinación prohibida. La prioridad solo vale mientras ambas órdenes están activas. Si la que perdió sigue activa cuando la otra se suelta, pasa a mandar. Por eso, con reset dominante, un operador que suelta primero el botón de «Set» y mantiene «Reset» obtiene Q = 0, como pide la tabla.

05 · Formalizar

Ecuación característica y tabla de excitación

Una tabla característica incluye el estado actual Q como una entrada más y entrega el siguiente estado Q+. Para el latch de NOR, con las combinaciones prohibidas marcadas con X (no importa), queda:

Las X son «no importa» como en los mapas de Karnaugh que estudiaste en el curso anterior. Agrupando los unos de Q+ con ese grado de libertad aparecen dos soluciones:

Las dos coinciden fuera de la combinación prohibida, que es la única en la que difieren. La ecuación característica de un latch SR se escribe en general como Q+ = S + R̄·Q, con la restricción S·R = 0.

Tabla de excitación

En un diseño ocurre lo inverso: se sabe qué transición se quiere (de Q a Q+) y se pregunta qué entradas la producen. Es la tabla de excitación:

Esa tabla es la herramienta de diseño que usaremos para construir contadores y máquinas de estados con otros biestables: para cada transición de la tabla de estados se consulta qué entradas necesita el elemento de memoria. Las X dan libertad para simplificar la lógica.

06 · El tiempo en un latch

Un latch es asíncrono

El latch SR no tiene reloj: sus salidas siguen a las entradas con el retardo de las puertas. Eso lo diferencia del sistema síncrono del tema 3 y lo hace capaz de capturar eventos que un reloj perdería. Veamos un cronograma de un latch de NOR, con un retardo de una unidad (t_pd) por puerta. Cada cuadrícula de 28 px es un t_pd.

Dos hechos se ven directamente. Primero, la entrada que da la orden actúa sobre una puerta: S gobierna a la NOR de ~Q, que cambia tras un t_pd; recién entonces Q cambia, tras otro. Q se estabiliza a los 2 t_pd. Segundo, al soltar la orden no ocurre nada: el lazo ya está sostenido por sí mismo.

Ancho mínimo del pulso

Para que el lazo se «enganche» necesita que la orden dure lo suficiente como para que las dos puertas completen su cambio. Un pulso demasiado corto deja al lazo a medias:

Los fabricantes dan este valor como ancho mínimo de pulso (t_w) en la hoja de datos. A diferencia del reloj del tema 3, la condición no es «al menos un período», sino «al menos t_w», que suele ser de unos pocos nanosegundos. Un latch captura pulsos cortos que un sistema síncrono ignoraría, siempre que superen ese mínimo.

07 · Aplicaciones

Dónde se usa un latch SR

En todos los casos el latch cumple el mismo papel: convertir un pulso (algo que ocurrió) en un nivel (algo que quedó registrado). Es la forma más básica de memoria de evento, y la reencontraremos en periféricos de microcontroladores como indicadores de estado.

La limitación está en el control del momento: como el latch reacciona a cualquier cambio de sus entradas, es sensible al ruido y a los glitches. Si una entrada tiene un pico espurio, el latch lo guarda. Para eso existen las versiones con habilitación y los flip-flops que veremos enseguida.

08 · Analogía con programación

Banderas con set y clear, y una política de prioridad

Una bandera booleana que se activa con un evento y se baja con un reconocimiento es un latch SR en software: el bit «pendiente» de un registro de interrupciones, un flag dirty o un has_error que solo borra el usuario. En código, la política de prioridad se ve en la expresión:

# Q+ para tres políticas de diseño
POLITICAS = {
    "set":   lambda q, s, r: bool(s or (not r and q)),     # gana el set
    "reset": lambda q, s, r: bool(not r and (s or q)),     # gana el reset
}


def estricta(q, s, r):
    if s and r:
        raise ValueError("S y R activos a la vez")
    return bool(s or (not r and q))


for s, r in [(0, 0), (1, 0), (0, 1), (1, 1)]:
    fila = " | ".join(
        f"Q={q}: set->{int(POLITICAS['set'](q, s, r))} reset->{int(POLITICAS['reset'](q, s, r))}"
        for q in (0, 1)
    )
    print(f"S={s} R={r} {fila}")
# Las políticas solo difieren en S=1 R=1, la fila prohibida del hardware

q = False
historial = []
for s, r in [(1, 0), (0, 0), (0, 1), (0, 0), (1, 1), (0, 0)]:
    q = POLITICAS["reset"](q, s, r)      # reset dominante
    historial.append(int(q))
print(*historial)                        # 1 1 0 0 0 0

try:
    estricta(False, 1, 1)
except ValueError as e:
    print("Error:", e)

Las políticas solo se distinguen en la fila S = 1, R = 1. El historial con reset dominante es 1 1 0 0 0 0, y la política estricta termina con Error: S y R activos a la vez. Agregá una tercera política en el diccionario y compará.

Las tres políticas solo se distinguen en la fila S = R = 1, que es justamente la prohibida del hardware. La ecuación s or (not r and q) es la ecuación característica de la sección 5. En software, una política «estricta» que lanza una excepción es razonable; en un circuito no existe «lanzar excepción», por eso se elige una política o se garantiza que la situación no ocurra.

Una diferencia: el código evalúa una política determinista. El latch real, cuando se suelta la combinación prohibida, resuelve una carrera física que ninguna línea de código modela. Es una de las pocas veces en las que el modelo de software es más limpio que el hardware.

09 · Exploración interactiva

El mismo latch, con NOR o con NAND

Las casillas representan las órdenes lógicas («pedir Set» y «pedir Reset»). El laboratorio las traduce al nivel físico en los pines: con NOR, una orden activa es un 1; con NAND, un 0. Podés ver cómo cambia el circuito mientras la función sigue siendo la misma. Además se elige cómo se resuelve el desempate si se suelta la combinación prohibida.

Recorrido guiado

1. Con el latch de NOR en reposo (Q = 0), marcá «Pedir Set». Q pasa a 1. Desmarcá: Q sigue en 1 y el estado dice «Retiene».
2. Marcá «Pedir Reset» y desmarcá. Q vuelve a 0 y se queda. Escribiste y borraste sin reloj.
3. Cambiá a «NAND». Mirá los pines: en reposo, S̄ = R̄ = 1; al pedir Set, S̄ baja a 0. El comportamiento lógico es idéntico, con polaridad invertida en los pines.
4. Marcá «Pedir Set» y «Pedir Reset» a la vez. Con NOR las dos salidas valen 0; con NAND, 1. Ninguna es un par complementario.
5. Con el desempate «gana la compuerta de Q», usá «Soltar ambas a la vez». El resultado figura como «Indeterminado: ganó una carrera» y Q termina en 1. Repetí con «gana la de ~Q» (Q termina en 0) y comparalo: el diseño no decidió nada, lo decidió la carrera.
6. Seleccioná «Sin desempate», activá y soltá ambas a la vez: el lazo oscila. Usá «Avanzar un paso de compuerta» para verlo alternar entre (0, 0) y (1, 1).
7. Repetí lo anterior con NAND. Con el mismo criterio de desempate («gana la compuerta de Q») termina en el valor opuesto, Q = 0, porque la compuerta que «gana» fuerza una salida distinta.
8. Lo importante: soltar las dos órdenes en momentos distintos evita la carrera. Activá ambas, desmarcá primero la casilla de Set y observá cómo manda el Reset restante: el estado queda bien definido (Q = 0).

10 · Método de trabajo

Cómo especificar y usar un latch

1. Nombrá lo que recuerda el bit. «Hay un evento pendiente», «el motor está encendido». Q = 1 debe tener un significado claro.
2. Definí quién pone y quién borra. Una señal para Set y otra para Reset, con su polaridad: ¿activas en alto o en bajo?
3. Elegí NOR o NAND según la polaridad de esas señales. Si hay que invertir, mejor elegir el latch que no lo necesite.
4. Decidí qué ocurre si ambas órdenes coinciden. Prohibirlo, set dominante o reset dominante; anotá la razón.
5. Definí el estado inicial. Un latch arranca en cualquiera de sus estados: si importa, hay que dar una orden de Reset (o Set) al encender.
6. Comprobá el ancho mínimo de los pulsos de orden con la hoja de datos y que las entradas no tengan glitches ni rebotes.
7. Verificá con una secuencia: reposo, set, retención, reset, retención, y los casos simultáneos.

En la mesa, si el latch parece «a veces cambiar solo», sospechá de las entradas (flotantes, ruido, rebotes) antes que del propio latch. Con S y R conectados a pulsadores, las resistencias de pull-up o pull-down son tan importantes como las puertas.

11 · Comprensión

Confusiones frecuentes

12 · Práctica guiada

Predecí antes de comprobar

1. Una secuencia con NAND

Un latch de NAND parte de Q = 0. Se aplican, una tras otra, estas parejas (S̄, R̄): (1, 1), (0, 1), (1, 1), (1, 0), (1, 1), (0, 0). Escribí Q después de cada una. ¿Qué pasa si después se aplica (1, 1)?

2. Usar la tabla de excitación

Un latch NOR debe seguir la secuencia de estados 0 → 1 → 1 → 0 → 0. ¿Qué valores de S y R necesita en cada transición?

3. Arranque y parada

Un motor se arranca con un botón START y se detiene con STOP. Por seguridad, si se pulsan los dos a la vez debe detenerse. Elegí la política y escribí la ecuación de Q+.

4. Ancho mínimo

Un latch usa puertas con t_pd = 12 ns. Un sensor entrega pulsos de 15 ns. Usando la regla de 2 t_pd del modelo, ¿se capturan? ¿Y con puertas de 6 ns?

5. Elegir NOR o NAND

Un pulsador a masa con pull-up entrega 0 cuando se aprieta. ¿Qué latch conviene para recordar «se apretó» sin agregar inversores? ¿Y si el sensor entrega 1 cuando detecta?

6. Evitar la prohibida por construcción

Un conmutador mecánico de dos posiciones (una pala que toca el contacto A o el B) alimenta S̄ y R̄ de un latch NAND, con pull-ups en ambas entradas. ¿Puede ocurrir la combinación prohibida? ¿Qué sucede entre una posición y la otra?

13 · Síntesis

Ideas para recordar

¿Listo para el tema 6?

Antes de avanzar, completá de memoria las tablas de función de los dos latches, explicá por qué se prohíbe una combinación y no otra, y elegí entre set y reset dominante para un caso de seguridad. Si podés justificar las tres respuestas, ya podés incorporar un habilitador.

En el próximo tema veremos el latch D y la habilitación: cómo eliminar de raíz la combinación prohibida con una sola entrada de datos y cómo una señal de habilitación decide cuándo el latch es transparente y cuándo retiene.